模拟集成电路设计(跨导运算放大器)【范本模板】

模拟集成电路课程设计

跨导放大器

学院：电信学院 班级：微电子92

组长:曾云霖（09053057）

组员:黄雄（09053042） 蒋仪（09053043）

跨导放大器设计

设计题目:

基于所给的CMOS工艺设计一款跨导放大器.跨导放大器的特点是具有非常大的输出阻抗，将输入电压转换成电流输出，相当于压控电流源。该电路的设计同样需要包括偏置电压电流产生电路。

设计指标:

设计指标：（供参考） 性能参数

负载电容 电源电压范围 静态电流 输出摆幅 输入共模电压 开环增益(低频） 单位增益带宽 相位裕度

PSRR（低频） 跨导（低频） 转换速率

测试条件

30pF

2.5～5.5V

VDD=3。6V，Temp=27℃ VDD =3。6V，Temp=27℃ VDD =3。6V，Temp=27℃ VDD =3。6V，Temp=27℃ VDD =3。6V,Temp=27℃ VDD =3。6V，Temp=27℃ VDD =3。6V,Temp=27℃ VDD =3.6V，Temp=27℃ VDD =3。6V，Temp=27℃

参数指标

〈250μA 0.6～1。2V 0。1～1V 1800~2200 >3MHz 〉60° >65dB

（900～1100)μA /V >3V/μs

设计要求：

1． 确定设计指标(以上指标供参考，可以进行适当修改,但需说明原因）;

2． 根据设计指标,可以在参考电路结构基础上确定参数和改进设计，也可以查 找文献采用其它结构的电路或创造新的电路结构进行设计 ； 3． 阅读模型文件,了解可以选用的器件类型与尺寸范围；

4． 手工设计:根据拟定的设计指标,初步确定满足指标的各元件的模型与参数：

MOS：沟道长度与宽度，并联个数； 电阻：宽度、长度、串并联个数； 电容：宽度、长度、并联个数； 三极管:并联个数.

5． 采用全典型模型， 27℃，验证电路是否满足设计指标； 6． 设计偏置电路： a） 选定电路结构；

b) 手工设计：确定各元件的模型与尺寸；

c） 采用全典型模型，仿真验证偏置电流源的性能；

7． 将偏置电路和主体电路合在一起仿真，采用全典型模型,27℃，VDD=3.6V，要求电路达到“设计指标\"要求，否则应对电路结构和参数进行修改与优化，直至满足要求（可能需要多次调整)，并应包括以下内容：

a） 一输入端固定为0。6V参考电压，另一输入端从0V上升到3。6V（电源电压）时的输出电压曲线与静态电流曲线，确定低频增益；以输出0.9V为输出参考电压,确定输入失调电压（直流扫描）； b) 一输入端固定为0。6V参考电压,另一输入端为信号输入,输出工作点为0.9V时的放大特性:增益、相位、带宽、相位裕量等（交流扫描,）； c) 输出工作点为0.9V时，PSRR对于频率（1Hz～100KHz）的特性曲线（交流扫描）

电路参考图:

设计过程： 原理图分析说明：

根据题目说明和参考电路可知，跨导放大器(OTA）是一种电压输入、电流输出的放大器、放大倍数为跨导Gm。我们小组经过讨论分析，最后决定采用如题目所示的参考电路.

在设计电路前，我们首先分析了OTA电路的组成和作用。 如参考电路所示：

OTA电路主要包括3个部分，

第一部分是带隙基准电流源,主要是给整个电路产生一个稳定的电流源； 第二部分是由电流镜组成的偏置电路,主要是给跨导放大器提供偏置电压； 第三部分是运算放大器，它是这个电路实现功能的核心部分，也是电路设计的主要部分。

分析完电路的各个组成部分和功能后，我们小组要做的便是设计各个MOS管的尺寸，使之达到设计指标要求。

运算放大器的设计

设计思路：

运算放大器是这次设计的电路的核心部分，参考电路如下所示：

图一.运算放大器

由图一可知，运算放大器分为两级放大，第一级是M1-M5构成的共源级放大电路，第二级是M6—M13构成的共源共栅放大电路。单端输入，单端输出. 偏置电路（电流镜部分）与M1相连，相当于给第一级放大电路提供了电流，所以M1即为一个电流源。M4、M6与M5、M7又是两组电流镜，所以，第一级电路又可以给第二级的放大电路提供一个电流,这样运算放大器就能正常工作。 有了这样的分析，运算放大器的设计过程也就可以确定了.

设计步骤:

第一步：分配电流

按照设计指标要求，整个电路的电流不能超过250uA，因为运方是主要的电流消耗部分，我们设计的是给3条支路各80uA的电流。 第二部:分配过驱动电压：

分配电流以后，为了满足输出摆幅在0.6～1。2V之间，就必须合理的分配各个管子的过驱动电压，使之既能保证MOS管正常工作，又能满足输出摆幅和增益的要求。我们小组的Vod分配如下： M1：0.8V ；

M2、M3：0.25V； M4、M5：0。3V； M6、M8：0。3V； M7、M9:0。2V；

M10、M11、M12、M13：0.4V。

W第四步：计算宽长比（L）

饱和电流公式:

IDS1Wn(p)cox(VGSVTH)22L

VODVGSVTH

IDS1Wn(p)coxVOD22L

VOD、IDS均在前面两步已经分配，n(p)cox也是与0。5工艺MODEL相关的常数，所以可以求出各个MOS管的宽长比. 这里注意一下，讲义上给出的

n(p)cox和VTH与仿真是有差距的，要实现仿真与理

论的相切合，这里必须采用仿真的参数，利用DC point查看NMOS和PMOS的在0。5u工艺下,这些参数的值如下：

42NMOS: VTH0.9V 0cox1.203810cmpf/V/s 52PMOS: VTH1.0V 0cox3.453610cmpf/V/s

eff。

根据上述公式和参数，我们可以求得各MOS管得尺寸:

WWW()17.239()2(3)25.738()4(5)7.384L L L WWW()6(8)14.768()9(7)33.228()101328.955L L L

第四步：

根据过驱动电压来给各个MOS管的栅极分配电压：

给的偏压如下:

M1栅极偏压：1.8V

M7、M9栅极偏压：1。6V M10、M11栅极偏压：1.7V M12、M13栅极偏压：1.8V。 增益公式如下：

Avgm2•(ro2||r04)

Avgm6•(gm9ro2r04||gm10ro10r012)

ro11IDS L

至此，计算部分就已经完成了，接下来就是仿真和电路微调式了。

仿真调试:

图二。仿真电路图

1。增益带宽调试:

提高增益的方法： 增大L

减小电流

在CADANCE软件下仿真，搭建如图所示的电路图，并且给上前面计算的参数,设定仿真环境和仿真变量。仿真结果显示，虽然各个管子均进入了饱和区,增益也达到了要求的65db,但是带宽却这有1M左右,远远没有达到要求的3M. 增大带宽的办法: 增大电流

同时减小管子的宽长比

这些都是减小增益为代价的。 经过调试，我们小组发现，减小第一级放大电路的电流，增大第二级电路的电流,可以显著提高带宽.所以，我们减小了第一级电路的宽长比，然后增大了第二级电路的宽长比，终于满足了增益和带宽的要求。

2。跨导调试：

跨导是跨导放大器的一个重要参数，跨导越大,放大效果也就越好,虽然上面我们的增益带宽达到了要求，但是跨导却没有到达最小的900 uA/V。

在老师的指导下,我们发现跨导主要与第一级放大电路和第二级电路的电流放大能力以及第一级放大电路的输入PMOS管由管，我们增大了两级放大电路的电流镜的宽长比,同时增大输入管M2、M3的宽长比，终于把电路的跨导提高上来,同时增益和带宽也满足要求。

3。输入共模电压范围调试:

前面我们的设计都是在输入为0。6V电压的条件下实现的，但是设计要求必须在0。1～1V的共模输入下都满足要求。所以，我们必须扫描共模输入，然后合理调整各个晶体管的宽长比和偏压，使各项参数都满足要求。增益、带宽、跨导的调试都和上面一样，这里不再累述。

4。电源抑制比：

因为设计要求的电源抑制比要求较低，不是这个电路的难点，所以很容易满足要求，达到65db以上。

5。转换速率：

和电源抑制比相似,转换速率也很容易的达到了要求的3V/us。

带隙基准电流源设计：

带线基准电流源在这个电路中起到一个电流源的作用，且要求这个电流源对温度不敏感，敏感度在100以下。 敏感度的计算公式如下：

因为参考电路调试多次未能达到要求，我们参考了CADANCE设计电路书中的带隙基准图,通过合理调整偏置电路的宽长比、三极管个数和电阻的大小终于设计了一款合理的带隙基准电路,设计参数和电路结构如下图所示：

(ImaxImin)106I27C(TmaxTmin)

图三。带隙基准电流源

图四.带隙基准仿真结果

由结果可知，产生电流大小为：21.3uA，敏感度为36,符合实际要求。

偏置电路设计：

偏置电路是一系列电流镜，计算宽长比使运放的偏置达到设计的电压值，给运放提供电流,偏置电路是将带隙基准电流源与运放连接起来的桥梁。

完整电路图调试

完整电路图如下：

图五.跨导放大器完整电路图

图六。仿真电路图

最终运放的宽长比：

第一级运放： W925nW7uW935n()1()23()45L2u L2u L2u 第二级运放：

(W45W99.7W86.86)6、()()810~137、9L1 L1 1 L仿真结果:

条件：VDD=3。6V、T=27°C、输入共模电压为1V（验收时的条件）

增益带宽：

图七。增益带宽图

如上图可以看出,该电路的增益为78db、带宽为6。6M赫兹、相位裕度为度，这些都满足设计指标。

跨导：

图八.跨导

仿真中的Vsin幅度为20uV，由结果图可知，输出电流峰值为22nA。 所以：跨导gm

22109Agm1100uA/V20106V

满足设计的900~1100uA/V的要求。

电源抑制比：

反正时将电源3。6改为变量,将Vsin中的幅度改为0，得到仿真的DB图，然后与源来得增益图相减，得到结果如下所示：

图九。电源抑制比

结果显示，电源抑制比为80db,大于设计要求的65db.

转换速率：

将Vsin换成方波,检验电路的翻转速度。

图十。转换速率

结果显示：

无论是上升沿还是下降沿，转换速率都为3。6V/uS 大于设计要求的3 V/uS，满足设计要求。

电流大小：

图十一.电流大小

如上图所示，电流大小为240。946u，小于设计指标的250uA，满足设计要求。

电源电压范围：

将VDD由3。6V改为变量，同时从2.5V扫描到5。5V. 仿真结果都如下：

图十二。电源电压范围

如图所示，在2。5～5.5V的范围内，只有2.5V和5.5V时不满足增益范围（验收的时候是5.2V～5。5V不满足，后来我又重新调整了偏压），基本上符合了设计指标要求。

失调电压:

由DC图可知,当输出为0。9时，对应的纵坐标为0。3V.所以失调电压为:

0.90.37.5uV8000

结论

综合以上所述，我们小组设计的跨导放大器满足了增益、带宽、跨导、电源抑制

比、输入共模范围、输出摆幅、转换速率、电源电压范围等一系列要求，满足了各项设计指标，完成了设计的工作任务。

其他仿真:

以下是电路在温度为—40°、27°、125°；电压为2.5V、3。6V、5。5V时的各种工艺角下的仿真结果：

Case1：

温度为—40°、电压为2.5V 、工艺角ss

温度为—40°、电压为3.6V、工艺角tt

温度为-40°、电压为5.5V、工艺角ff

Case2:

温度为27°、电压为2.5V、工艺角ss

温度为27°、电压为3。6V、工艺角tt

温度为27°、电压为5。5V、工艺角ff

Case3：

温度为125°、电压为2。5V、工艺角ss

温度为125°、电压为3。6V、工艺角tt

温度为125°、电压为5.5V、工艺角ff

各种条件下的仿真结果： VDD=2.5V VDD=3.6V 全满模型,Temp=—40°C 全典型模型,Temp=27°C 全快模型，Temp=125°C VDD=5.5V 272。1K 572.6K 82db 5。42M 76db 82db 2.127M 6.608M 80db 11.51M 52db 80db 9。849M 14。41M 14。18。13M 42db 71db 41db 由上述表格可以知道：

当电压相同时，温度越高，带宽越大，增益越低。

解释：因为温度升高，载流子速度变快,电流变大，所以带宽增大，增益会

变低。

当温度相同时，电压越大,带宽越大，增益越低。

解释:因为电压变大，流过的电流必然增大,所以带宽增大，增益降低。

设计总结:

这是我们第一次设计一个具有完整功能的电路，从电路图的选定、分析、电路的设计思路、过程、计算、调试、仿真、结果分析等等，一切都凝聚着我们小组成员分工合作以及思考讨论的结晶，最后我们设计的跨导放大器成功满足了设计要求的各项指标，比较成功的完成了这个训练。这次的设计过程让我们大致体会到了模拟集成电路的设计流程,这对我们今后的学习或者工作都将是一次很好的锻炼机会，其次，这次课程设计理论与实际相结合，既让我们加深了对书本知识的理解，也锻炼了我们实践能力(如电路调试、仿真……），让我们受益匪浅. 我感觉我们这次的跨导放大器有待提高的地方就是电源输入范围还不是很宽,这可能和我们的偏置电压的设定以及带隙基准电流源有关，如果我们想提高这一性能参数，我们必须设定更加合理的偏置电压,设计出更加温度的电流源,这又是一

个重新调试的过程，总之，设计就是这样，没有最好，只有更好。

小组分工：

电路分析讨论：曾云霖、黄雄、蒋仪 参数设定和计算：曾云霖

带隙基准的设计调试：黄雄、蒋仪 电路调试：曾云霖、黄雄、蒋仪 资料查找：黄雄、蒋仪 报告撰写：曾云霖

工作量：曾云霖 40％ 黄雄30% 蒋仪30%

参考文献:

《模拟CMOS集成电路设计》 西安交通大学出版社 拉扎维

《VLSI设计专题实验指导书》 西安交通大学微电子实验室 杨栋等 《跨导运算放大器设计实例》 教学讲义 李福乐

附录：

网表文件:

// Generated for： spectre

// Generated on: Dec 10 16：37：40 2012 // Design library name： s9053057 // Design cell name: ota_test // Design view name: schematic simulator lang=spectre

global 0 vdd！

include ”/cad/cds/IC5141ISR121_sol/tools/dfII/samples/artist/ahdlLib/quantity。spectre\" parameters vdm=1

include ”/data/jtxu/analog/05umpdk/05model/s05mixdtssa01v11。scs” section=bipslow include \"/data/jtxu/analog/05umpdk/05model/s05mixdtssa01v11。scs” section=capslow include \"/data/jtxu/analog/05umpdk/05model/s05mixdtssa01v11。scs” section=ss include ”/data/jtxu/analog/05umpdk/05model/s05mixdtssa01v11.scs” section=resslow

// Library name: st02 // Cell name： rhr1k // View name: schematic

subckt rhr1k_pcell24698 MINUS PLUS

parameters segL=10u segW=1。3u

R1 (PLUS MINUS） rhr1k l=segL w=segW R0 （PLUS MINUS） rhr1k l=segL w=segW ends rhr1k_pcell24698

// End of subcircuit definition。

// Library name: st02 // Cell name： rhr1k // View name: schematic

subckt rhr1k_pcell24699 MINUS PLUS

parameters segL=10u segW=1。3u

R0 （PLUS MINUS） rhr1k l=segL w=segW ends rhr1k_pcell24699

// End of subcircuit definition.

// Library name: s9053057 // Cell name: ota

// View name: schematic subckt ota VIN VOUT

V4 (net102 0） vsource dc=1 type=dc Q2 (0 0 net7） qvp5 m=8 Q0 （0 0 net10） qvp5 m=1 Q1 （0 0 net13) qvp5 m=8

R0 （net10 net15） rhr1k_pcell24698 m=1 segL=11.32u segW=1。3u R1 (net7 net17) rhr1k_pcell24699 m=1 segL=14。255u segW=1.3u R2 （0 net19） rhr1k_pcell24698 m=1 segL=16.925u segW=1。3u

NM8 (net20 net56 0 0） mn w=（2u） l=500n as=2.1p ad=2.1p ps=6.1u pd=6.1u \\ m=(1)＊（1）

NM9 (net24 net56 0 0) mn w=（1.76u） l=500n as=1。848p ad=1.848p ps=5。62u \\ pd=5。62u m=(1)*（1)

NM10 (net28 net56 0 0) mn w=（1。76u） l=500n as=1.848p ad=1。848p \\ ps=5。62u pd=5.62u m=（1）＊（1）

NM5 (net32 net32 0 0) mn w=(925n） l=2u as=971。25f ad=971。25f ps=3。95u \\ pd=3。95u m=（1）＊（1）

NM22 (VOUT net52 net40 0) mn w=(99.69u） l=1u as=104。674p ad=104.674p \\ ps=201.48u pd=201。48u m=（1)*（1)

NM21 （net40 net32 0 0) mn w=(45u) l=1u as=47.25p ad=47。25p ps=92.1u \\ pd=92。1u m=(1)*(1)

NM20 (net44 net52 net48 0) mn w=（99。69u） l=1u as=104。674p ad=104。674p \\ ps=201.48u pd=201.48u m=(1）＊（1）

NM19 （net48 net50 0 0) mn w=（45u） l=1u as=47。25p ad=47。25p ps=92。1u \\ pd=92。1u m=（1)*(1)

NM17 （net52 net52 0 0) mn w=(500n) l=1。8u as=765f ad=765f ps=3.7u \\ pd=3。7u m=（1）＊(1）

NM18 (net56 net56 0 0） mn w=（10u） l=500n as=10.5p ad=10.5p ps=22。1u \\ pd=22。1u m=（1)*(1）

NM23 （net50 net50 0 0） mn w=(925n） l=2u as=971.25f ad=971。25f ps=3。95u \\ pd=3.95u m=（1）＊(1）

NM4 (net72 net72 net74 0） mn w=(10u) l=5u as=10。5p ad=10.5p ps=22.1u \\ pd=22。1u m=（1)＊（1)

NM0 （net74 net74 net13 0） mn w=（10u） l=5u as=10。5p ad=10。5p ps=22.1u \\ pd=22.1u m=(1）*（1)

NM1 (net72 net74 net15 0) mn w=(10u) l=5u as=10.5p ad=10。5p ps=22.1u \\ pd=22。1u m=（1)*(1)

NM2 (net76 net76 net17 0) mn w=(10u） l=5u as=10.5p ad=10.5p ps=22。1u \\ pd=22。1u m=（1)＊(1)

NM3 （net80 net76 net19 0) mn w=(800n) l=500n as=840f ad=840f ps=3。7u \\ pd=3.7u m=（1）*（1)

PM9 (net52 net28 vdd！ vdd!) mp w=(1u） l=2u as=1。31p ad=1。31p ps=4.6u \\ pd=4.6u m=(1)＊(1）

PM16 (net28 net28 vdd! vdd！) mp w=（1u) l=2u as=1.31p ad=1。31p ps=4。6u \\ pd=4.6u m=(1)＊(1)

PM15 (net20 net20 vdd！ vdd!) mp w=（1.96u) l=2u as=2.352p ad=2.352p \\ ps=6。32u pd=6.32u m=（1）*(1) PM17 (net24 net24 vdd! vdd！） mp w=（1。5u） l=2u as=1.8p ad=1.8p ps=5。4u \\ pd=5.4u m=(1）*（1)

PM28 (net32 net102 net105 net105) mp w=（7u) l=2u as=8。4p ad=8.4p \\ ps=16。4u pd=16。4u m=(1)＊（1)

PM27 （net50 VIN net105 net105） mp w=（7u) l=2u as=8。4p ad=8。4p ps=16.4u \\ pd=16。4u m=（1）*(1）

PM25 （net108 net44 vdd! vdd！) mp w=（86。86u） l=1u as=104。232p \\ ad=104。232p ps=176.12u pd=176.12u m=(1)＊(1）

PM26 （VOUT net24 net108 vdd!) mp w=（86.86u） l=1u as=104.232p \\ ad=104.232p ps=176。12u pd=176。12u m=(1)＊(1)

PM22 （net105 net20 vdd！ vdd！) mp w=（925n) l=2u as=1.3025p ad=1.3025p \\ ps=4.6u pd=4.6u m=（1)＊(1)

PM23 (net127 net44 vdd！ vdd！) mp w=（86.86u) l=1u as=104。232p \\ ad=104.232p ps=176.12u pd=176.12u m=（1)＊（1) PM24 (net44 net24 net127 vdd！） mp w=(86。86u) l=1u as=104.232p \\ ad=104.232p ps=176.12u pd=176.12u m=(1）*(1）

PM1 (net74 net72 vdd! vdd!) mp w=(20u) l=5u as=24p ad=24p ps=42.4u \\ pd=42.4u m=（1）＊(1)

PM2 （net76 net72 vdd！ vdd!) mp w=(20u） l=5u as=24p ad=24p ps=42。4u \\ pd=42。4u m=(1）*(1） PM6 （net72 net72 vdd！ vdd！） mp w=（20u) l=5u as=24p ad=24p ps=42.4u \\ pd=42.4u m=(1）*（1）

PM7 （net80 net80 vdd! vdd!） mp w=（1。1u） l=550n as=1。32p ad=1.32p \\ ps=4。6u pd=4。6u m=（1)*(1)

PM3 (net56 net80 vdd！ vdd!） mp w=（1.1u） l=550n as=1。32p ad=1.32p \\ ps=4.6u pd=4.6u m=(1）＊（1） ends ota

// End of subcircuit definition。

// Library name： s9053057 // Cell name: ota_test

// View name： schematic

V1 (net7 0） vsource dc=vdm mag=1 type=sine ampl=20u freq=1K I0 (net7 net2） ota

C0 (net2 0) cpip w=100u l=415。04u m=1 V0 （vdd！ 0） vsource dc=5.5 type=dc

simulatorOptions options reltol=1e-3 vabstol=1e-6 iabstol=1e-12 temp=-40。0 \\

tnom=27 scalem=1。0 scale=1.0 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 \\ digits=5 cols=80 pivrel=1e-3 ckptclock=1800 \\

sensfile=”。./psf/sens.output” checklimitdest=psf

tran tran stop=10m write=\"spectre.ic\" writefinal=\"spectre。fc” \\ annotate=status maxiters=5

finalTimeOP info what=oppoint where=rawfile ac ac start=10 stop=200M annotate=status

dcOp dc write=”spectre.dc” maxiters=150 maxsteps=10000 annotate=status dcOpInfo info what=oppoint where=rawfile

dc dc param=vdm start=0 stop=3。6 oppoint=rawfile maxiters=150 \\ maxsteps=10000 annotate=status

modelParameter info what=models where=rawfile element info what=inst where=rawfile

outputParameter info what=output where=rawfile designParamVals info what=parameters where=rawfile primitives info what=primitives where=rawfile subckts info what=subckts where=rawfile save C0:1

saveOptions options save=allpub