试题标准答案模版A4-数字集成电路设计A答案[1]

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--------------------- --------------------------- 西安邮电学院2011----2012学年第 I 学期试题卷 标准答案 课程：数字集成电路设计 类型：A 卷 专业、年级：电子信息科学与技术0801-04 ------------线----------------------------订-- --纸---用--专---案--答---准---标--卷---题--试---院--学---电---邮--安-装西------------------------------上--------------------------- - -------题号 一 二 三 四 五 六 七 --线 八 九 总分 ---得分 --------一、填空题（共20分，每空 1 分） -- ------1. 静态互补CMOS电路的输出高电平为VDD，输出低电平为 GND，输出电压 -------- 摆幅等于电源电压。噪声容限很大。 -- -订--2. 扇入表示 门输入 的数目。增加一个门的扇入会影响 其动态和静态特性 。 -------- 门的扇出定义为该门 连接到输出端的负载门 的数目。 -- -----3 . NMOS晶体管是由 栅端 、 源端 、 漏端 和衬底构成，电流是由通过 -------- 源端 和 漏端 之间 n 型沟道的电子形成。 -- ------4. PMOS晶体管截至区的工作条件为 Vgs说明：1。标准答案务必要正确无误。

络为对偶网络。 3. CMOS反相器的输入从0上升到电源电压，分析在这个过程中各个MOS晶体管工作状态的变化、以及输出的变化，画出CMOS反相器的电压传输曲线。 答：如图所示 VoutNMOS offPMOS resNMOS satPMOS resNMOS satPMOS satNMOS resPMOS sat11.522.5NMOS resPMOS off2.5Vin0.50.511.52 4. 简述导线的集总RC模型和分布rc线。说明两个模型的关系。 答：集总RC模型将整个导线用一个电容和电阻来代替；分布rc线是将导线的每一段等效单位电容和单位电阻，分布rc线比较复杂，但是精度高。 5简述静态CMOS电路的优缺点。 答：静态CMOS电路在电源的两条轨线之间电压的摆幅，即VOH=VDD，VOL=GND。由于上拉和下拉网络是互斥网络，因此电路没有静态功耗。但存在有两个主要问题：一是有N个输入的门uyao晶体管数目为2N个，大大增加了它的实现面积；二是静态CMOS门的传播延时随扇入数的增加而迅速增加。 三、计算题（共25分，第一题10分，第二题15分） 1．已知集成电路中Al1层参数如下：单位长度电容120 aF/um；单位长度电阻0.065Ω/um。计算在该层长为12cm的导线传播延时。为减小此导线的传播延时将此导线3等分并插入2个传播延时为80ps的反相器，计算在这种情况下各层上整个导线的传播延时。 解：1) 2．将每道大题得分和总分填入得分栏中。

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-N------L2 -DiCkRik----k1Nc1r1c2(r1r2)...ci ( r1r2...ri)------------L2 Nrc2rc...NrcrcL2N(N1) ----2N2 --- ----2-- ----线当n,DircL --2- ----2- --tp0.38rcL--- -----1842- 9 --0.380.065--12010121010- ----- -订42.68ns- ----2) - -----2- -------tp30.38rc-反 -L- --32tp-------1842 - 93--0.380.065装12010121010 328010 ------ -14.39-ns--- ------2．将一个NMOS器件如图1所示放入测试配置装置，输入电压为 Vin=2V，电流源 -------为固定电流50μA，R为一个可变电阻，在10kΩ 和 30 k --- Ω之间变化，M1有短沟 --封道效应，具体已知参数： -------- k’ = 110*10-6 V/A2，VT = 0.4，VDSAT = 0.6V，W/L = 2.5 -- μ/0.25μ，为了 ------简单起见，体效应和沟道长度调制忽略，即λ=0, γ=0。当 R=30kΩ时，晶体管 -------所处的工作区，求解VD 和 VS --- ----- -密- ------ ----- ----- ----- - --

. 图1. 测试配置装置 解： 当R=30kΩ，VDVDDVR2.5ID*R2.51.51V VG2V;VGS2VS;VDS1VS 假设晶体管处于线性区。 VDS2W]50A IDk'L[(VGSVtn)VDS21101010[(2VS0.4)(1VS)6(1VS)22]50A VS0.93V min(VGSVT,VDS,VDSAT)min((20.930.4),10.93,0.6)min(0.67,0.07,0.6)VDS证明该晶体管处于线性区。 四、设计题（共30分，每题10分） 1．使用互补CMOS电路实现逻辑表达式F((AB)(CDE)F)G，当反相器的NMOS W/L=2, PMOS W/L=4时输出电阻相同，根据这个确定该网络中各个器件尺寸。

AC1616D16G1616BE8G8CD212EGAB128128F4 2．分析图2所示电路，分析其工作原理，并给出该电路实现的逻辑功能。 （给出分析过程） BM2AFBM3/M4AM1BB 图2 解：该电路有两部分组成，左侧为以传输门，右侧为一个两器件组成的电路。当B为高电平时，传输门关闭，右侧的电路成为一个反相器，FA；当B为低电平时，传输门打开，右侧的电路成为一个性能较差的同向器（右侧电路有效，但不能把强A传输过来），F因此，F A。 ABAB

3 考虑图3， a． 下面的CMOS晶体管网络实现什么逻辑功能？反相器的NMOS W/L=4, PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。 b． 最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时？ 考虑在内部节点中的电容的影响。（给出分析过程） VDDA24B24E8D8C24FCB1212A12D12E12GNDFABCDE 图3 b. tpLH:放电——>充电；为了使延时最小，放电过程要求所有的内部电容全部放电，因此ABCDE=10101；充电过程要求所有的内部电容充电，因此ABCDE=10100； tpHL:充电——>放电；为了使延时最小，充电过程要求所有的内部电容充电，因此ABCDE=10011；放电过程要求所有的内部电容全部放电，因此ABCDE=10010；